1樓：匿名使用者
第一行應該是`include "timescale.v"
（1）parameter dwidth=8； //定義引數dwidth為常量8
（2）input[dwidth-1:0]din; //輸入變數8位位寬din
（3）reg //暫存器，always模組內被賦值的每一個訊號都必須定義為reg型
wire / /wire型資料常用來表示用以assign關鍵字指定的組合邏輯訊號
（4）assign icoef = }, coef};
//icoef=},coef[15:0]}
（5）assign idin = }, din}; //idin=},din}拼接而成
（6）在每個clk上升沿時，ena=1,延遲1個時間單位， icoef * idin的值賦值給mult_res
（7）assign ext_mult_res = }, mult_res};
// ext_mult_res =
(8)在clk上升沿時,ena=1,dclr=1時，延遲一個時間單位，將ext_mult_res的值賦值給result
否則將ext_mult_res和之前result的值之和賦給result
2樓：很**的
樓主能不能說說這個程式具體用來幹嘛的啊？我看到賦值語句裡面還有#1 這種延時 難道是寫的testbench？
急急急！！誰能幫忙用verilog寫一個浮點數加減乘除的程式
3樓：匿名使用者
這是浮點抄加法器的
原始碼，你可以參考一下。
4樓：匿名使用者
?只有加法器 乘法器，verilog是硬體描述語言啊，又不是實現計算功能的語言
急求用verilog hdl編寫的32位並行乘法器程式 獎勵100分！謝謝了！
5樓：匿名使用者
module mac(out,opa,opb,clk,clr);
input clk,clr;
input [7:0] opa,opb;
output [15:0] out;
reg [15:0] out;
wire [15:0] result;
function [15:0] mult;
input [7:0] opa,opb;
reg [15:0] result;
integer i;
begin
result = opa[0]?opb : 0;
for(i=1;i<=7;i=i+1)
begin if(opa[i] == 1) result = result + (opb << 1); end
mult = result;
endendfunction
assign result = mult(opa,opb);
always @(posedge clk or posedge clr)
begin
if(clr) out <= 0;
else out <= result;
endendmodule
測試**：
`timescale 1ns/1ns
`include "mac.v"
module mac_tp;
reg [7:0] opa,opb;
reg clr,clk;
wire [15:0] out;
parameter dely = 100;
mac m1(out,opa,opb,clk,clr);
always #(dely) clk = ~clk;
initial begin
clr = 1;clk = 0;opa = 8'd0;opb = 8'd0;
#dely clr = 0;opa = 8'd1;opb = 8'd10;
#dely opa =8'd2;opb = 8'd10;
#dely opa =8'd3;opb = 8'd10;
#dely opa =8'd4;opb = 8'd10;
#dely opa =8'd5;opb = 8'd10;
#dely opa =8'd6;opb = 8'd10;
#dely opa =8'd7;opb = 8'd10;
#dely opa =8'd8;opb = 8'd10;
#dely opa =8'd9;opb = 8'd10;
#dely opa =8'd10;opb = 8'd10;
#dely $finish;
endinitial $monitor($time,,,"clr = %b opa = %d opb = %d",clr,opa,opb,out);
endmodule
6樓：佘影
module question(a,b,out);
parameter bitsize=32;
input[bitsize-1:0] a,b;
output[2*bitsize-1:0] out;
assign out= a*b;
endmodule
你要並行的乘法器，以上的程式簡單，而且運算速度快，但是佔用資源多，尤其是你的位數有32位
測試程式
`timescale 1ns/1ns
module question_test;
reg[31:0] a,b;
wire[63:0] out;
parameter step = 20;
question question(a,b,out);
initial
begin
a=0;b=0;
#step a=245;b=132;
#step a=4294967295;b=4294967295;
#step $finish;
endendmodule
7樓：
ls的明顯不符合要求...
要是畢業設計這麼簡單還叫畢業設計?
起碼應該加個時鐘訊號吧?
在verilog HDL語言裡面case語句分支表示範圍，如3 80該怎麼寫
可以在一個always 語句中定義一個狀態變數state，比如在3 80時是state 1，當然也可以用邏輯語句。然後再在主狀態機裡進行對於state的判斷。 比如你定義一個14位狀態變數a cnt 13 0 那麼 編寫如下 alawys begin case a cnt 13 0 14 b0000...
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廣邑子 這是秋葵里長了一株蕹菜。空心菜，原名蕹菜，又名藤藤菜 蕹菜 蓊菜 通心菜 無心菜 甕菜 空筒菜 竹葉菜，開白色喇叭狀花其梗中心是空的，故稱 空心菜 空心菜喜高溫多溼環境，適宜溼潤的土壤，喜充足光照。中國南方農村普遍栽培作蔬菜。一棵樹上有兩種不同形狀的果實，請大俠鑑定一下是什麼植物！ 渝城小靈...
ecel的序框裡面怎麼填數字就是這裡面
段公子 這個小框框本身就是字元或者特殊字元，填不了 如果你要填數字的話，就刪除一個，插入 特殊字元下找找，方框裡帶數字的這種 先在word中右擊上面選單條，點選格式，點選後面 格式 工具條的最後第三個 帶圈字元 選擇 圈號，左圈號文字 處打了你想要的數字。點確定。再把這個字複製，到excel中貼上。...