如何用Verilog語言使得FPGA輸出時鐘訊號

時間 2021-08-30 09:22:25

1樓:

你可以定義 wire out_clk;assign out_clk=clk;還有一個比較重要的問題,你這個模組沒有輸入時鐘,你那個clk<=~clk;是執行不了的,你需要定義一個input的輸入時鐘,如果**時 需要寫 :#時間 clk<=~clk;並且在initial 定義clk=0;或者clk=1;的初值。

2樓:

ram對於fpga來說是一段專門的資源,你用暫存器組去實現就太浪費了吧 數量小的還湊合

可以用兩個ram, 輸入存到兩個ram裡, 大部分控制訊號都是相同的,只不過輸出地址不同而已 實現來說也不難 .

還有也可以用fifo做啊 , 前一個輸出是後一個輸入, 在結點處輸出 不過這個要看取的資料有沒有規律性適合fifo去做.

3樓:匿名使用者

如果你實際上板卡!那就input命令就行了!如果你只是前仿!那需要寫testbench!用這個來給你的程式送虛擬激勵源

4樓:偶算命大仙

一般都是板子上有塊晶振,然後具體要多少頻率的時鐘你可以用dcm調

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