1樓：糖糖寳寳
可以使用順序語句塊，讓讓塊語句順序執行.
順序語句塊中的語句按順序方式執行，每條語句中的時延值與其前面的語句執行的模擬時間相關，一旦順序語句塊執行結束，跟隨順序語句塊過程的下一條語句繼續執行。
順序語句塊的語法如下：
begin[ :block_id ]
procedural_statement ( s )end例如：
/ / 產生波形:
begin
#2 stream = 1;
#5 stream = 0;
#3 stream = 1;
#4 stream = 0;
#2 stream = 1;
#5 stream = 0;
2樓：來自度假村佔盡風流的螢石
如果是用於**的** 可以新增延時語句
如果是可綜合** 不妨增加一個控制訊號放到第一個always裡面和第二個always的敏感列表中 當滿足你希望第二個always開始的條件時觸發第二個
3樓：匿名使用者
那就採用不同的敏感訊號來控制兩個塊語句，讓這兩個快語句的敏感訊號有先後順序
4樓：壬宵雨
第一個always結束後產生觸發條件，輸入到第二個always塊中
verilog語句執行順序的疑問？
5樓：匿名使用者
可綜合的都是並行執行的。其實也不難理解，verilog是硬體語言，也就可以看成是一個電路。在實際的電路中沒辦法延遲，沒辦法讓一邊先通電，再讓另一邊通電，所以一切都是同時進行的。
這並行的前提都是“可綜合”。
如果是寫testbench，會用到不可綜合的模組，這些模組是行為級的，在實際電路中無法實現。比如task，比如阻塞賦值等等，這些都是有順序的。
6樓：執劍映藍光
所有塊是並行的。always塊和forever通電後只要滿足觸發條件就始終執行，initial是**用的，只執行一次。
舉例如下：
always@(posedge clk)
begin
a=b;
c=d;
endalways@ (posedge clk or negedge rst)
if(scl)
df=1'b1;
else df=1'b0;
上面的兩個塊為並行。在時鐘上升沿到來時同時判定兩個always塊內邏輯是否符合，符合則執行相關語句。
7樓：守恆的我
各個always模組都是並行執行的，這比較難理解，你需要慢慢理解
verilog hdl中什麼叫做過程塊？有哪些典型的例子？可分類否？
8樓：匿名使用者
過程塊是行為模bai型的基du礎
過程塊有兩種zhi
： initial塊 (只執行一次) 、always塊（只dao要條件滿足
專，就迴圈執行）
比如屬：
reg nrst;
initial begin
nrst = 1'b0;
#100;
nrst = 1'b1;
end只執行一次，且不可綜合，只能在**的時候使用always #5 clock=~clock;
Verilog HDL中什麼是可綜合模組
1 所有綜合工具都支援的結構 always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，n...
本人於讓中通速遞寄出一塊樣品,中通快遞單號是 010066615617你們大家給看看,8天了還不到
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