1樓：匿名使用者
（1）所有綜合工具都支援的結構:always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有綜合工具都不支援的結構:time，defparam，$finish，fork，join，initial，delays，udp，wait。
（3）有些工具支援有些工具不支援的結構:ca***，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可綜合模型的原則
要保證verilog hdl賦值語句的可綜合性，在建模時應注意以下要點:
（1）不使用initial。
（2）不使用#10。
（3）不使用迴圈次數不確定的迴圈語句，如forever、while等。
（4）不使用使用者自定義原語（udp元件）。
（5）儘量使用同步方式設計電路。
（6）除非是關鍵路徑的設計，一般不採用呼叫門級元件來描述設計的方法，建議採用行為語句來完成設計。
（7）用always過程塊描述組合邏輯，應在敏感訊號列表中列出所有的輸入訊號。
（8）所有的內部暫存器都應該能夠被複位，在使用fpga實現設計時，應儘量使用器件的全域性復位端作為系統總的復位。
（9）對時序邏輯描述和建模，應儘量使用非阻塞賦值方式。對組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個過程塊中，最好不要同時用阻塞賦值和非阻塞賦值。
（10）不能在一個以上的always過程塊中對同一個變數賦值。而對同一個賦值物件不能既使用阻塞式賦值，又使用非阻塞式賦值。
（11）如果不打算把變數推導成鎖存器，那麼必須在if語句或case語句的所有條件分支中都對變數明確地賦值。
（12）避免混合使用上升沿和下降沿觸發的觸發器。
（13）同一個變數的賦值不能受多個時鐘控制，也不能受兩種不同的時鐘條件（或者不同的時鐘沿）控制。
（14）避免在case語句的分支項中使用x值或z值。
不能綜合的語句:
1、initial
只能在test bench中使用，不能綜合。（我用ise9.1綜合時，有的簡單的initial也可以綜合，不知道為什麼）
2、events
event在同步test bench時更有用，不能綜合。
3、real
不支援real資料型別的綜合。
4、time
不支援time資料型別的綜合。
5、force 和release
不支援force和release的綜合。
6、assign 和deassign
不支援對reg 資料型別的assign或deassign進行綜合，支援對wire資料型別的assign或deassign進行綜合。
7、fork join
不可綜合，可以使用非塊語句達到同樣的效果。
8、primitives
支援門級原語的綜合，不支援非門級原語的綜合。
9、table
不支援udp 和table的綜合。
10、敏感列表裡同時帶有posedge和negedge
如:always @(posedge clk or negedge clk) begin...end
這個always塊不可綜合。
11、同一個reg變數被多個always塊驅動
12、延時
以#開頭的延時不可綜合成硬體電路延時，綜合工具會忽略所有延時**，但不會報錯。
如:a=#10 b；
這裡的#10是用於**時的延時，在綜合的時候綜合工具會忽略它。也就是說，在綜合的時候上式等同於a=b；
13、與x、z的比較
可能會有人喜歡在條件表示式中把資料和x(或z)進行比較，殊不知這是不可綜合的，綜合工具同樣會忽略。所以要確保訊號只有兩個狀態:0或1。
2樓：
可以轉化成實際電路的模組
系統任務帶$ 如$display 等都是不綜合模組
verilog hdl中什麼是綜合？什麼是模擬？
3樓：
綜合（synthesis），是將rtl電路根據需求轉換成門級網表的過程。首先你需要有一段行為級或rtl級hdl**，然後根據你的需求進行約束（asic設計）或根據資源（fpga）獲得相應的門級的網表。
模擬/**（simulation），是將當前的**進行功能驗證的過程。通過**來確定你的**在功能上是否正確。對於asic設計和高頻率的fpga設計來說，還需要進行ptpx和sta檢查，來確定沒有時序違例（timing violation）。
verilog hdl程式不可綜合有意義嗎
4樓：匿名使用者
就是用來寫testbench的
而testbench的意義是很重要的，沒有他你根本無法驗證你的程式邏輯是否正確
5樓：莫哈維
不可綜bai合的語句也很有用 **du時除了設計本身還可zhi能有一些外圍dao電路的行為需要模內擬（這些外圍電容路不用來綜合）這些就可以用不可綜合的語句來實現 比編寫可綜合**省時間 還可以方便地精確產生某種時序
設計本身包含的一些模組（比如ram、模擬模組等）在**時一般都用不可綜合語句建模 綜合、佈局佈線時才載入相關的庫
6樓：匿名使用者
**的時候當然是有意義的 如果**不通過 你綜合出電路時序也不對
Verilog HDL中怎麼讓塊語句順序執行
糖糖寳寳 可以使用順序語句塊，讓讓塊語句順序執行.順序語句塊中的語句按順序方式執行，每條語句中的時延值與其前面的語句執行的模擬時間相關，一旦順序語句塊執行結束，跟隨順序語句塊過程的下一條語句繼續執行。順序語句塊的語法如下 begin block id procedural statement s e...
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