1樓：津人依夢談娛樂
首先邏輯函式變換公式，將三人表決器的邏輯表示式變換一下。具體過程如下：
第一步：設（ab）'=f，（ac）'=g，（bc）'=h；y=（fgh）'
第二步：利用反演定理進行函式變換
y=（fgh）'=f'+g'+h'==(fg)'+h'=[(fg)'·h']'
第三步：根據邏輯表示式畫出邏輯圖：
擴充套件資料
邏輯代數基本規則：
代入規則
任何一個含有變數 x 的等式，如果將所有出現 x 的位置，都代之以一個邏輯函式 f，此等式仍然成立。
對偶規則
設 f 是一個邏輯函式式，如果將 f 中的所有的 * 變成 +，+ 變成 *，0 變成 1，1 變成 0，而變數保持不變。那麼就的得到了一個邏輯函式式 f'，這個 f' 就稱為 f 的對偶式。如果兩個邏輯函式f 和 g 相等，則它們各自的對偶式f' 和 g' 也相等。
反演規則
當已知一個邏輯函式f，要求 ¬f 時，只要把 f 中的所有 * 變成 +，+ 變成 *，0 變成 1，1 變成 0，原變數變成反變數，反變數變成原變數，即得 ¬f。
運用反演規則時必須注意一下兩個原則：（1）保持原來的運算優先順序，即先進行與運算，後進行或運算。並注意優先考慮括號內的運算。（2）對於反變數以外的非號應保留不變。
2樓：匿名使用者
把邏輯表示式經適當變換一下就很容易實現。假設最後一個門的三個輸入變數分別為d、e、f，
則y=(def)'
=d'+e'+f'（利用反演律）
=(de)'+f'（前兩項利用反演律）
=[(de)'·f']'（再次利用反演律）根據邏輯表示式可畫出邏輯圖，如圖所示：
3樓：丿
最後一個反演定律，(de)'+f'=[(de)·f]' 而不是[(de)'·f']',應改為[(de)''·f]'
數位電路高手請，用與非門設計一個組合邏輯電路，實現三輸入的多數表決功能
4樓：匿名使用者
這麼簡單的設計：
步驟：1.寫出真值表：（輸入a、b、c 輸出：f）2.根據真值表畫卡諾圖得出最簡表示式：
f=ab+bc+ac
3.把最簡表示式化簡成與非-與非式：
f= [（ab的非）與（bc的非）與（ac的非）] 的非4.根據以上與非-與非表示式畫圖。
數位電路：試用與非門實現三變數多數表決器，得出其邏輯表示式。
5樓：無畏無知者
三變數 a、b、c，當其中2個及以上的變數=1，就代表多數，則 f = ab＋ac＋bc；
因採用與非門，則 f＝ [（ab）'（ac）'（bc）' ] '；
即，用三個回2輸入與非門接入三個變數，
答然後再將其輸出端連線到一個3輸入與非門即可；
13. 用與非門設計四變數的多數表決電路。當輸入變數a、b、c、d有3個或3個以上為1時輸出為1，輸入為其它狀 10
6樓：匿名使用者
附圖的電路可以實現樓主的目的。
前四個3輸入與非門分別與不同組合的三個開關接通，當所有的開關不合上時，與非門輸入端全部被下拉電阻置0。這四個3輸入與非門都輸出1，則後一個4輸入與非門輸出0。
當任意一個3輸入與非門的開關被全部接通（有3票同意），則該與非門的輸入腳全部置1，它將輸出0，這樣後一個4輸入與非門的其中一個輸入腳0電位，則輸出為1，達到樓主設定的目的。
用3線8線譯碼器74ls138和與非門設計三人表決器。
7樓：墨汁諾
與非門用74ls20，四輸入與非門。
0表示否定。
111四種情況表決通過。。ab
c代表3個人，然後簡化1表示贊成
8樓：匿名使用者
與非門用74ls20，四輸入與非門。邏輯圖如下所示，這是**圖，**通過的。
TTL與非門如果有多餘輸入端能不能接地？為什麼？TTL或非門
是皮皮拐啊 ttl與非門如果有多餘輸入端能接地，ttl與非門的多餘輸入端可以接高電平vcc。ttl的電源工作電壓是5v，所以ttl的電平是根據電源電壓5v來定的。cmos電平，cmos的電源工作電壓是3v 18v，cmos的電源工作電壓範圍寬，如果你的cmos的電源工作電壓是12v，那麼這個cmos...
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先列出真值表，寫邏輯表示式 怎樣用74ls138實現三輸入組合邏輯電路的設計？ 74ls138是3 8譯碼器，就是3個輸入！要求什麼組合邏輯電路？使用3線 8線譯碼器74ls138和閘電路設計一個組合邏輯電路,其輸出邏輯函式為 5 就醬挺好 把每個式子表示成最小項相加，輸入端就是這些最小項，輸出端就...