1樓：
先列出真值表，寫邏輯表示式
怎樣用74ls138實現三輸入組合邏輯電路的設計？
2樓：匿名使用者
74ls138是3-8譯碼器，就是3個輸入！！！要求什麼組合邏輯電路？
使用3線-8線譯碼器74ls138和閘電路設計一個組合邏輯電路,其輸出邏輯函式為 5
3樓：就醬挺好
把每個式子表示成最小項相加，輸入端就是這些最小項，輸出端就是將這些最小項進行與非運算。
用74ls138和74ls20按圖13-3接線，74ls20晶片14腳接 +5v，7腳接地。利用開關改變輸入ai、bi、ci-1的狀態，藉助指示燈或萬用表觀測輸出si、ci的狀態，記入表13-3中，寫出輸出端的邏輯表示式。
譯碼器常用於計算機中對儲存器單元地址的譯碼，即將每一個地址**轉換成一個有效訊號，從而選中對應的單元。另一種是將一種**轉換成另一種**，所以也稱為**變換器，以下先介紹二進位制唯一地址譯碼器。
試用3線-8線譯碼器ct74ls138和閘電路設計下列組合邏輯電路，其輸出函式為
4樓：小溪
y=(ab`+a`b)`c+(ab`+a`b)c`=ab`c+a`bc+ab`c`+a`bc`=∑(5，3，4，2)
=∑(5，3，4，2)``
=∏(5`，3`，4`，2`)`
以上是演變過程
電路為：
輸入a、b、c。
輸出5、4、3、2輸出分別接入一個四輸入的與非門，該與非門輸出就是y。
protel99se裡面74ls138在哪個庫
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如何使用整合譯碼器74LS138設計三人表決器幫
將3 8譯碼器的輸出out 1 2 4 7 作為一個4輸入的或門的輸入，或門的輸出作為加法器的和 將3 8譯碼器的輸出out 3 5 6 7 作為一個4輸入的或門的輸入。或門的輸出作為加法器的進位輸出。即完成了加法器的設計。回過頭來分析 當加法器的輸入分別為 a 1,b 0,ci 1時。對應3 8譯...
怎樣用74LS153構成2線 4線譯碼器,要求寫出設計過程,畫出電路圖
用2個74ls153組成 library ieee use ieee.std logic 1164.all entity mux4 is port i0,i1,i2,i3,a,b in std logic q out std logic end mux4 architecture body mux4...