1樓：匿名使用者
將3-8譯碼器的輸出out(1、2、4、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的和；將3-8譯碼器的輸出out(3、5、6、7)作為一個4輸入的或門的輸入。
或門的輸出作為加法器的進位輸出。即完成了加法器的設計。回過頭來分析：當加法器的輸入分別為：a=1,b=0,ci=1時。
對應3-8譯碼器的輸入為a=1,b=0,c=1，這是譯碼器對應的輸出為out(5)=1,其餘的為0，根據上面設計的連線關係，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設計全加器的設計正確。
2樓：夜來雨早來晴
首先得弄清楚全加器的原理，你這裡說的應該是設計1位的全加器。
全加器有3個輸入端：a,b,ci；有2個輸出端：s,co.
與3-8譯碼器比較，3-8譯碼器有3個資料輸入端：a,b,c；3個使能端；8個輸出端，out(0-7)。
這裡可以把3-8譯碼器的3個資料輸入端當做全加器的3個輸入端，即3-8譯碼器的輸入a、b、c分別對應全加器的輸入a,b,ci；將3-8譯碼器的3個使能端都置為有效電平，保持正常工作；這裡關鍵的就是處理3-8譯碼的8個輸出端與全加器的2個輸出的關係。
現在寫出全加器和3-8譯碼器的綜合真值表：
（a/a,b/b,c/ci為全加器和譯碼器的輸入，out為譯碼器的輸出（0-7），s為加法器的和，co為加法器的進位輸出）ps:假定譯碼器的輸出為高電平有效。
a/a b/b c/ci out s co
0 0 0 0 0 0
0 0 1 1 1 0
0 1 0 2 1 0
0 1 1 3 0 1
1 0 0 4 1 0
1 0 1 5 0 1
1 1 0 6 0 1
1 1 1 7 1 1
根據上面的真值表，可以設計出電路圖：
將3-8譯碼器的輸出out(1、2、4、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的和；將3-8譯碼器的輸出out(3、5、6、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的進位輸出。即完成了加法器的設計。
回過頭來分析：
當加法器的輸入分別為：a=1,b=0,ci=1時，對應3-8譯碼器的輸入為a=1,b=0,c=1，這是譯碼器對應的輸出為out(5)=1,其餘的為0，根據上面設計的連線關係，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設計全加器的設計正確。
3樓：
要求呢。幾個人同意就同意了。
用3線8線譯碼器74ls138和與非門設計三人表決器。
4樓：墨汁諾
與非門用74ls20，四輸入與非門。
0表示否定。
111四種情況表決通過。。ab
c代表3個人，然後簡化1表示贊成
5樓：匿名使用者
與非門用74ls20，四輸入與非門。邏輯圖如下所示，這是**圖，**通過的。
試用3線8線譯碼器74ls138和門路實現三變數多數表決器,要求畫出電路圖
6樓：匿名使用者
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