1樓：匿名使用者
假定sub_module1和sub_module2是已經定義好的兩個子模組，top是頂層。
那麼子模組之間的連線可以之間用wire連線。頂層的輸入輸出也用wire連線進到子模組中。這是一般的，當然也有特殊的，比如雙向io等。
module top(in1,out1);
input in1;
output out1;
wire a;
wire b;
sub_module1 u_sub1(
.a(a),
.b(b),
.d(in1)
);sub_module2 u_sub2(.a(a),
.b(b),
.e(out1)
);endmodule
2樓：匿名使用者
直接例化就可以，埠用wire型
在verilog中，模組例項化能用在always嗎
死神吧日語帝 在不同的地方使用同一個基本模組是很常見的事，這樣可以避免重複的 以加法器為例，比如你的加法器是adder，你需要在不同的地方使用它，那麼可以這樣例項化 adder adder 1 clk clk rst rst in a a1 in b b1 sum out s1 adder adde...
為什麼在verilog中要定義wire
有幾種情況變數需要定義成wire。第一。assign 語句 例如 reg a,b wire and result assign and result a b 你可以試試把wire定義成reg。綜合器會報錯。第二。元件例化時候的輸出必須用wire 例如 wire dout ram u ram out ...
verilog中reg變數賦初始值問題
丁香娛 reg型變數能在定義的時候直接賦值,這跟綜合工具有關，一般不建議將這樣的 直接綜合而是僅僅 用。不用按reset 鍵也能賦值，是因為你的硬體有一個上電覆位電容，就是但凡剛啟動，都會自動復位。 1.reg型別的不可以直接賦值的，一般在always塊中進行賦值。2.有上電覆位的。 求可綜合，可以...