1樓：
小白,應該呼叫ise中的除法器的ip核,直接寫除號不能綜合.
在hdl中直接寫乘除號都不能綜合出電路的,那是留給訪真用的語法
2樓：匿名使用者
1. 除數只能用2的整次冪，這個很奇怪，除法運算子"/"verilog是支援的
不知道你的除法是怎麼做的
2. 還不行，換減法來做。
比如你的四位(千百十個）分別是a, b, c, d，都initial到 0
if input >= 1000
tmp = input -1000；
a = a+1；
if tmp >= 1000
tmp = tmp -1000;
a = a+1；
如果小於1000，就去減100。
這樣寫，**量大，但是一定可以編譯。
反正你的輸入不會大過9999，**多也不會太多。
用for迴圈會減少**量，但可能編譯有問題，如果你的ise版本太老的話
3樓：楊柳風
應當調出使用ise中的除法器的ip核,直接寫除號不能綜合，
在hdl中直接寫乘除號都不能綜合出電路的,那是留給訪真用的語法。
verilog hdl是一種硬體描述語言(hdl:hardware description language)，以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。 verilog hdl和vhdl是世界上最流行的兩種硬體描述語言，都是在20世紀80年代中期開發出來的。
前者由gateway design automation公司(該公司於2023年被cadence公司收購)開發。兩種hdl均為ieee標準。
4樓：匿名使用者
七段數碼管直接譯碼就行
5樓：
1、實現演算法
基於減法的除法器的演算法：
對於32的無符號除法，被除數a除以除數b，他們的商和餘數一定不會超過32位。首先將a轉換成高32位為0，低32位為a的temp_a。把b轉換成高32位為b，低32位為0的temp_b。
在每個週期開始時，先將temp_a左移一位，末尾補0，然後與b比較，是否大於b，是則temp_a減去temp_b將且加上1，否則繼續往下執行。上面的移位、比較和減法（視具體情況而定）要執行32次，執行結束後temp_a的高32位即為餘數，低32位即為商。
2、 verilog hdl**
[html] view plaincopyprint?
/** module:div_rill
* file name:div_rill.v* syn:yes
* author:network
* modify:rill
* date:2012-09-07
*/module div_rill
( input[31:0] a,
input[31:0] b,
output reg [31:0] yshang,output reg [31:0] yyushu);
reg[31:0] tempa;
reg[31:0] tempb;
reg[63:0] temp_a;
reg[63:0] temp_b;
integer i;
always @(a or b)
begin
tempa <= a;
tempb <= b;
endalways @(tempa or tempb)begin
temp_a = ;
temp_b = ;
for(i = 0;i < 32;i = i + 1)begin
temp_a = ;
if(temp_a[63:32] >= tempb)temp_a = temp_a - temp_b + 1'b1;
else
temp_a = temp_a;
endyshang <= temp_a[31:0];
yyushu <= temp_a[63:32];
endendmodule
/*************** eof ******************/
3、 testbench**
[html] view plaincopyprint?
/** module:div_rill_tb
* file name:div_rill_tb.v* syn:no
* author:rill
* date:2012-09-07
*/`timescale 1ns/1ns
module div_rill_tb;
reg [31:0] a;
reg [31:0] b;
wire [31:0] yshang;
wire [31:0] yyushu;
initial
begin
#10 a = $random()%10000;
b = $random()%1000;
#100 a = $random()%1000;
b = $random()%100;
#100 a = $random()%100;
b = $random()%10;
#1000 $stop;
enddiv_rill div_rill
( .a (a),
.b (b),
.yshang (yshang),
.yyushu (yyushu)
);endmodule
/******** eof ******************/
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