1樓：king調皮
always@ (*)
case (cout)
00: n = rega;
01: n = regb;
10: n = regc;
default: n = 4'b0000;
endcase
這一部分有錯誤，verilog裡邊資料表示應該是2『b00什麼的，改為：
always@ (*)
case (cout)
2'b00: n = rega;
2'b01: n = regb;
2'b10: n = regc;
default: n = 4'b0000;
endcase
錯誤消失，三個a,b,c有了平等的結構，我在rtl viewer裡邊看過了。
有問題可以繼續追問，若幫到了你請採納！:-d
求大神幫忙解決一下電腦問題
2樓：漢考克
cpu太差了，接近10年前的cpu，而且還是amd，你換個這兩年出的cpu再根據cpu配一塊主機板就好了。記憶體打團記憶體佔70%是正常的。
3樓：騰訊電腦管家
現在的dnf對硬體要求還是不低的。
特效設定低一些，記憶體8g就足夠了。
其他的不需要特別更換。
4樓：
愛情也一樣，需要妥善的保管才能讓它的生命力發揮到極致。攜手走入婚姻圍城的倆個人，不管初遇時的心動多麼激烈，若是不好好的用心供養愛情的玫瑰花園，保鮮期會提前，會在凋零之後發黴腐爛。不管貧富與否，愛情裡從來不缺少浪漫，缺少的是把激情正確的轉化為親情的方向，讓兩顆心，不僅僅是你裝著我，我裝著你，還默契的裝著我們對未來的打算和珍藏一路共有的記憶
5樓：射月天狼
掉線城這個遊戲確實很吃記憶體的，我的配置比你高一點點，也很卡，特別更新後網速還迷之6字，每天第一次登入都會掉一次，第二次登入才會好。再說，60-70的佔用很正常，開機系統就佔20%。特別打團我推薦你開個加速器，不然別人網速慢你一樣會卡
我寫的verilog 程式，出現一些問題，求大神解決 5
6樓：匿名使用者
always @(posedge clk or con or cnt1 or negedge rst) 這句改成always @(posedge clk or negedge rst)
求大家幫忙解決一個verilog語言的計數器問題
7樓：匿名使用者
時間是以什麼單位為基數呢？秒，毫秒，微秒，納秒？詳細點
8樓：
你應該用clr的上升沿採數的
module counter(clr,dout,clk,up_down );//定義模組
input clk;//
input clr;//
wire clr;//
input up_down;//
wire up_down;//
output [9:0]dout;//
reg[9:0]dout;
reg [9:0]data_r=10'b1000000000;
reg r_clr;
always@(posedge clk ) beginr_clr <= clr;
endalways@(posedge clk ) beginif(clr ==0) begin
data_r<=data_r+1;
endelse begin
data_r<=10'b1000000000;
endend
always@(posedge clk ) beginif((r_clr ==0) && (clr ==1)) begin //上升沿
dout<=data;
endend
endmodule//結束模組
verilog報錯, 求大神幫忙解決問題!!!~~ 謝謝先~~~ 問題如下 100
9樓：匿名使用者
大哥，fpga是並行的，生成的是硬體電路，不要跟寫c語言似的，c語言是順序執行的，fpga可是並行執行的，你寫的這個**根本不行，而且最好不要使用for這種語句，而且你的「v」這個訊號，在埠列表就沒宣告
verilog程式設計的問題。。急求大神幫助啊
10樓：匿名使用者
你搞不清組合邏輯與時許邏輯。時序邏輯要有時鐘驅動，才有左移。組合邏輯要左移，只能叫做擷取！
lshift[31:0]<<2 ； 是什麼意思？左移？放在哪兒？要記住嗎？沒有reg怎麼記住？
11樓：匿名使用者
那你就不要用if 用 組合邏輯，你這弄得時許邏輯，沒有時鐘怎麼跑。
12樓：fpga培訓與畢設
在always外用組合邏輯 定義為wire型
verilog中reg和integer的區別及舉例
13樓：匿名使用者
integer型別也是一種暫存器資料型別，integer型別的變數為有符號數，而reg型別的變數則為無符號數，除非特別宣告為有符號數，還有就是integer的位寬為宿主機的字的位數，但最小為32位，用integer的變數都可以用reg定義，只是對於用於計數更方便而已。reg,integer,real，time都是暫存器資料型別，定義在verilog中用來儲存數值的變數，和實際的硬體電路中的暫存器有區別
今天看**時遇到了integer，只知道這是個整數型別，可詳細的內容卻一竅不通，檢視了資料---《verilog數字vlsi設計教程》。其中是這麼寫到的：
大多數的向量型別（reg或者net）都被預設當做無符號數。integer和real是個例外，它們被預設為當做有符號數。通常，real型別是不可綜合的。
假設在沒有溢位的情況下，不管是無符號數還是有符號數，它們都是二進位制的一串數值而已；而當這個值被當做某種型別比較時：又符號數的msb被用來表示這個數字的符號，而無符號數的msb則是位權最高的那一位。無論採用什麼樣的二進位制格式，一個無符號數永遠也不能成為負值。
verilog語言中reg型別直接賦值會有什麼風險
14樓：豆豆說電影
內部（非io）reg一般不能直接賦值高阻，晶片內部（包括fpga）內部一般沒有高阻電路，也不需要。
在io管腳，這個reg必須繫結到一個三態管腳上，od輸出或其他屬性的管腳，這樣應該就可以了。
如果不是三態管腳，而賦值高阻，這個工具會報錯的吧？沒試過。
verilog中reg變數賦初始值問題
15樓：匿名使用者
1.reg型別的不可以直接賦值的，一般在always塊中進行賦值。
2.有上電覆位的。
16樓：匿名使用者
求可綜合，可以簡單寫成：
always@ (posedge a)
begin
@ (negedge b)
c<=...;
end如果要想可綜合的話，需要用狀態機類似的概念，
即設一個標誌位，當a上升沿來是，把它賦值為1，
當它為1且b下降沿來時，給c賦值，並將它賦值回0：
並且，如果a，b不是時鐘的話，不推薦使用posedge的寫法
採用下面的方法比較好：
reg a_dly,b_dly; //a,b的1始終delay訊號
wire a_pos,b_pos; //a,b的上升沿抓取訊號
assign a_pos = a & !a_dly;
assign b_pos = b & !b_dly;
reg flag;//標誌位
always@(posedge clk or posedge rst)
begin
if(rst) begin
a_pos <= 1'b0;
b_pos <= 1'b0;
endelse begin
a_pos <= a;
b_pos <= b;
endend
always@(posedge clk or posedge rst)
begin
if(rst)
flag <= 1'b0;
else if(a_pos)
flag <= 1'b1;
else if(b_pos)
flag <= 1'b0;
endalways@(posedge clk)
begin
if(flag & b_pos)
c<=....
end把flag賦值回為0很重要，不然邏輯有問題。
用3段狀態機寫就是
parameter idle = 2'h0;
parameter wait_b_pos = 2'h1;
parameter get_c = 2'h2;
reg [1:0] cs; //current state
reg [1:0] ns; //next state
//1段 狀態轉換
always@(posedge clk or posedge rst)
begin
if(rst)
cs <= idle;
else
cs <= ns;
end//2段 狀態遷移
always@(a_pos or b_pos or cs or ns)
begin
ns = xx; //設定ns為xx
case(cs)
idle: begin
if(a_pos) ns = wait_b_pos;//用阻塞賦值
else ns = idle;
endwait_b_pos:begin
if(b_pos) ns = get_c;
else ns = wait_b_pos;
endget_c:begin
ns = idle;
enddefault:;
endcase
end//3段 賦值
always@(posedge clk or posedge rst)
begin
if(rst)
c<=1'b0;
else begin
if(ns == get_c)
c <= .....;
endend
用狀態機寫的好處就是不用加標誌位了，但是個人覺得沒有必要這樣寫。
能力有限，錯誤請指正
17樓：
不能，可不可以把完整的程式，發給我看下！！
求英語大神幫忙翻譯一下，求大神幫忙翻譯一下
在模組中有其他可用設定的地方，您可以單擊齒輪輪 b 這將帶您到首選項中的特定設定。第一種配置 由於aaps2.0，安裝嚮導將引導您完成安裝androidaps的過程。在螢幕 f 的右上角推送3點選單，並選擇 安裝嚮導 來使用它。求大神幫忙翻譯一下 藍色狂想曲 窗下秋衣風雨日，花零香砌玉痕清。那念女兒...
求大神們幫幫忙解決一下，地理題，求大神們幫忙解決一下，謝謝
鬱悶者小豹 聯想g50 80 搭載的是amd r5 m330顯示卡，中低效玩lol應該沒問題，要麼是系統執行程式太多，要麼就是機械硬碟讀取跟不上，機械硬碟用windows 10 很卡，建議換塊固態硬碟，玩起來應該沒問題，要麼裝windows 7系統，流暢一點。遇到過幾個和你一樣的配置，預裝windo...
求大神幫忙一下，是怎麼回事，求大神幫忙一下，是怎麼回事
麥兜 不知道題主是男是女，不過即使是女性朋友，懷孕的可能性也不高，因為妊娠反應引起的嘔吐，不應該只在早上有。那麼胃部問題可能性就很大了，比如胃炎之類的，或者胃火大導致的。建議忌菸酒，辛辣油膩食物，如果是在南方，能買到那種熬製的涼茶 不是王某吉和某正，這類的不行，需要那種小店熬好了放在水壺裡賣的 可以...