1樓：匿名使用者
如果有c的基礎，那麼可以直接學verolog，如果沒有什麼基礎，學vhdl挺好的感覺，vhdl簡單易懂。 但是，在中國，用verilog的人比vhdl的人多，成功的工程師，應該同時掌握這兩門語言。。如果覺得verilog不是很好學的話，可以先學vhdl，以後再學verilog
2樓：匿名使用者
自己大學也花費了些時間學習fpga，談些自己的認識。學習fpga，有兩個需要選擇，是學altera的還是xilinx的，這兩個都接觸過，我的認識是：入門學習學altera，因為altera的大學計劃在中國比較成功，網上可以參閱的資料很多，遇到什麼問題也好借鑑。
學習一段時間後，可以向xilinx過渡，公司的高階產品一般是xilinx的fpga。再就是verilog和vhdl，國內的教學資料大都是vhdl，但是公司裡邊用的還都是verlilog，verilog在國外使用很普及，所以語言學習果斷選擇學習建議看看夏文宇老師的書。
3樓：笨笨熊**輔導及課件
學習fpga選擇vhdl或者verilog hdl。
其實兩種語言的差別並不大，他們的描述能力也是類似的。掌握其中一種語言以後，可以通過短期的學習，較快的學會另一種語言。 選擇何種語言主要還是看周圍人群的使用習慣，這樣可以方便日後的學習交流。
當然，如果是積體電路（asic）設計人員，則必須首先掌握verilog，因為在ic設計領域，90％以上的公司都是採用verilog進行ic設計。對於pld/fpga設計者而言，兩種語言可以自由選擇。
4樓：網友
verilog hdl
優點：類似c語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優勢。
缺點：很多錯誤在編譯的時候不能被發現。
vhdl優點：語法嚴謹，層次結構清晰。
缺點：熟悉時間長，不夠靈活。
vhdl就是語法嚴格，顯呆板，但是一旦語法檢查通過，程式上出錯的機會就比較小。vorilog很靈活，類似c，比較容易上手，語法檢查通過，程式也不一定正確。其實語言不重要，重要的是設計思想。
只有這個兩個語言中任意掌握一種就可以進行設計了。
5樓：
verilog 比較容易上手。學起來比較快，因為結構跟c語言很相似。
我們公司要求使用vhdl，一個科室統一使用vhdl。
所以，你先選verilog學校硬體語言的思想吧！
初學fpga，學的時候應該怎麼理解硬體
6樓：醞世您們的
fpga主要是數位電路，硬體就是其內部結構，剛開始學不必追求得那麼深入，會使用就行，隨著所做專案的增多遇到問題逐個擊破，這樣瞭解的也就自然深入了，
7樓：班丘元綠
數字邏輯電路，計算機介面學過沒有，沒有就去學一下。
硬體描述語言verilog的特點有哪些
8樓：上海沃極科技
verilog相對來說比vhdl容易上手，vhdl語言剛開始比較難接受這種風格，不過用熟了都一樣，verilog和c語言有點類似。
9樓：懂事電子設計
verilog用的比較多，好上手，
會fpga適合考什麼樣的博士（非電子專業，但會硬體描述語言。不願考本專業）？ 5
10樓：cia911擺渡
通訊工程、電氣工程、自動化、測控、機械、電子資訊。說實話，考博士，光有硬體經驗算不上太大的優勢，得再強調一下你在專業領域的深度。
我想學硬體變成語言，請問那種比較好
11樓：匿名使用者
verilog hdl 和vhdl都可以。
選一個好好學吧。 答案補充 美國和中國的公司多用verilog,但vhdl在歐洲的公司比較流行。
個人簡易你學習verilog，和c比較象，初學容易上手。
12樓：匿名使用者
硬體描述語言基本上就用vhdl和verilog，隨便你選，都學也可以，有人說verilog更容易入門，我覺得差不多。
fpga開發的語言是什麼
13樓：網友
fpga開發的語言是verilog hdl。
verilog hdl是一種硬體描述語言，以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。
verilog的設計初衷是成為一種基本語法與c語言相近的硬體描述語言。這是因為c語言在verilog設計之初，已經在許多領域得到廣泛應用，c語言的許多語言要素已經被許多人習慣。一種與c語言相似的硬體描述語言，可以讓電路設計人員更容易學習和接受。
不過，verilog與c語言還是存在許多差別。另外，作為一種與普通計算機程式語言不同的硬體描述語言，它還具有一些獨特的語言要素，例如向量形式的線網和暫存器、過程中的非阻塞賦值等。總的來說，具備c語言的設計人員將能夠很快掌握verilog硬體描述語言。
14樓：匿名使用者
是hdl(hardware description language)語言。
現在流行的有vhdl和verilog hdl二種國內大公司裡用verilog的比較多。
vhdl在學校裡用的也不少。
各有長處。
硬體語言學vhdl還是verilog好？
15樓：匿名使用者
verilog相比vhdl的話更接近c語言的思路跟風格；而我見過很多人在初學vhdl的時候很不適應那種思路。
二樓正解~~
16樓：流殤品月
verilog比較基礎，學起來快，學過c++的，學這個就更簡單了 ，程式都能看得懂。還有verilog語言是altera公司編寫的語言，在亞洲應用比較廣泛。
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語言都是工具，都是其次，重要的是先把數位電路搞明白，fpga就是個可程式設計的數位電路，數位電路明白了後邊也是輕車熟路了。先選定語言 最好是verilog 再看看參考書和網上的 特權同學的還不錯 最好要弄塊實驗板 沒有de系列的 可以買特權 裡面說的那種實驗板。這些都是語言工具 最重要的是面對一些問...
用FPGA做示波器時候AD資料讀入示波器怎麼在普通顯示器上顯示？詳細點謝謝了具體的話還會加分
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初中生用哪種學習機好
好記星就有這些功能，不過個人認為步步高會更好一些！你可以到它的專賣店看看，有很多種不同功能的款，肯定有適合你的。祝你學業有成！就拿它當遊戲機吧。這年齡段的孩子自控能力不強的，只要粘到一次，就能控制不住的。就像你看電視，想看的就繼續看下去，不想看的不會勉強自己看吧。至於學習機，如果資金充足的話，建議組...